/src/Verilog/

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• .gitignore
• BRAM1.v
• BRAM1BE.v
• BRAM1BELoad.v
• BRAM1Load.v
• BRAM2.v
• BRAM2BE.v
• BRAM2BELoad.v
• BRAM2Load.v
• Bluespec.xcf
• BypassWire.v
• BypassWire0.v
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• CRegN5.v
• CRegUN5.v
• ClockDiv.v
• ClockGen.v
• ClockInverter.v
• ClockMux.v
• ClockSelect.v
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• ConvertToZ.v
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• CrossingBypassWire.v
• CrossingRegA.v
• CrossingRegN.v
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• Empty.v
• FIFO1.v
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• FIFOL1.v
• FIFOL10.v
• FIFOL2.v
• FIFOL20.v
• Fork.v
• GatedClock.v
• GatedClockDiv.v
• GatedClockInverter.v
• InitialReset.v
• InoutConnect.v
• LatchCrossingReg.v
• MakeClock.v
• MakeReset.v
• MakeReset0.v
• MakeResetA.v
• Makefile
• McpRegUN.v
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• RegFileLoad.v
• RegN.v
• RegTwoA.v
• RegTwoN.v
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• ResetEither.v
• ResetInverter.v
• ResetMux.v
• ResetToBool.v
• ResolveZ.v
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• SampleReg.v
• ScanIn.v
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• SyncHandshake.v
• SyncPulse.v
• SyncRegister.v
• SyncReset.v
• SyncReset0.v
• SyncResetA.v
• SyncWire.v
• TriState.v
• UngatedClockMux.v
• UngatedClockSelect.v
• common.mk
• copy_module.pl
• main.v