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## Xilinx XCF constraint file for Bluespec Verilog Library
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BEGIN MODEL RegFile
  NET arr  ram_style=distributed ;
END;

BEGIN MODEL MakeClock
  NET CLK_OUT     clock_signal=yes ;
  NET current_clk keep=true;
  NET CLK_OUT     buffer_type=bufg;
END;

BEGIN MODEL SizedFIFO
  NET arr  ram_style=distributed ;
END;

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