//
// Generated by Bluespec Compiler
//
//
// Ports:
// Name                         I/O  size props
// CLK                            I     1 unused
// RST_N                          I     1 unused
//
// No combinational paths from inputs to outputs
//
//

`ifdef BSV_ASSIGNMENT_DELAY
`else
  `define BSV_ASSIGNMENT_DELAY
`endif

`ifdef BSV_POSITIVE_RESET
  `define BSV_RESET_VALUE 1'b1
  `define BSV_RESET_EDGE posedge
`else
  `define BSV_RESET_VALUE 1'b0
  `define BSV_RESET_EDGE negedge
`endif

module mkImpImpConnect1(CLK,
			RST_N);
  input  CLK;
  input  RST_N;

  // ports of submodule a
  wire [4 : 0] a$FOO;

  // submodule a
  InoutStubSrc1 a(.FOO(a$FOO));

  // submodule b
  InoutStubSrc2 b(.BAR(a$FOO));

  // submodule c
  InoutArgStub c(.ARG(a$FOO));
endmodule  // mkImpImpConnect1