//
// Generated by Bluespec Compiler
//
// 
// Ports:
// Name                         I/O  size props
// test                           O    96
// test_a                         I    32
// test_b                         I    32
// test_c                         I    32
// 
// Combinational paths from inputs to outputs:
//   (test_a, test_b, test_c) -> test
// 
//

`ifdef BSV_ASSIGNMENT_DELAY
`else
  `define BSV_ASSIGNMENT_DELAY
`endif

`ifdef BSV_POSITIVE_RESET
  `define BSV_RESET_VALUE 1'b1
  `define BSV_RESET_EDGE posedge
`else
  `define BSV_RESET_VALUE 1'b0
  `define BSV_RESET_EDGE negedge
`endif

module module_test(test_a,
		   test_b,
		   test_c,
		   test);
  // value method test
  input  [31 : 0] test_a;
  input  [31 : 0] test_b;
  input  [31 : 0] test_c;
  output [95 : 0] test;

  // signals for module outputs
  wire [95 : 0] test;

  // remaining internal signals
  wire [63 : 0] test_b_MUL_test_a___d5, test_c_MUL_test_b___d1;

  // value method test
  assign test =
	     { test_c_MUL_test_b___d1[31:0] + test_a,
	       test_a + test_c,
	       test_b_MUL_test_a___d5[31:0] } ;

  // remaining internal signals
  assign test_b_MUL_test_a___d5 = test_b * test_a ;
  assign test_c_MUL_test_b___d1 = test_c * test_b ;
endmodule  // module_test